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Forschung – Viterbi-Entzerrer für 43 Gbit/s in 90 nm CMOS

Uebertragungsstrecke
Blockschaltbild: Übertragungsstrecke
Layout
Layout: Viterbi-Entzerrer










In optischen Weitverkehrs-Übertragungsnetzen liegt die Bitrate bei aktuell 10 Gbit/s pro Wellenlängenkanal. Da Breitbandanschlüsse mit immer höherer Bitrate auch bei Privathaushalten Einzug halten, muss die Bitrate im Kernnetz ebenfalls erhöht werden, um den Anforderungen neuer Anwendungen wie z.B. IPTV gerecht zu werden. In der nächsten Generation wird die Bitrate 40 Gbit/s pro Kanal betragen. Bei diesen hohen Datenraten stellen Intersymbolinterferenzen auf Grund von chromatischer Dispersion und Polarisations-Moden-Dispersion auf Glasfaserleitungen ein großes Problem dar.
Als eine Lösung für dieses Problem eignet sich ein elektronischer Entzerrer nach dem Maximum-Likelihood-Sequence-Estimation- (MLSE-) Verfahren, bei dem Entscheidungen durch Minimierung der Fehlerquadratsumme über eine bestimmte Blocklänge aus aufeinanderfolgenden Symbolen getroffen werden (Softdecision). Zur Umsetzung des MLSE-Verfahrens kommt der Viterbi-Algorithmus zum Einsatz.
Der Viterbi-Algorithmus besteht aus vielen Additionen und Vergleichen (Add-Compare-Select- (ACS-) Operationen), die selbst in aktuellen CMOS-Technologien nicht bei diesen hohen Datenraten durchgeführt werden können, weshalb der Viterbi-Algorithmus parallelisiert werden muss.
Das Ziel des am INT entworfenen Viterbi-Entzerrers ist es, eine Bitfehlerrate von 1·10-3 bei mit 3 bit-quantisierten Eingangsdaten aus dem vorgeschalteten Analog-Digital-Wandler zu erreichen.
Einzelkomponenten wie eine Add-Compare-Select-Unit wurden bereits im Rahmen einer Industriekooperation in einer 90 nm CMOS-Technologie umgesetzt und erfolgreich vermessen, so dass eine komplette Umsetzung der Struktur erfolgsversprechend erscheint.

Veröffentlichungen

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Thomas Veigel, Markus Grözing, Manfred Berroth, Fred Buchali
Design of a Viterbi Equalizer Circuit for Data Rates up to 43 Gb/s
ESSCIRC 2009 Fringe (European Solid-State Circuits Conference Fringe Event), 14. bis 18. September 2009, Athen, Griechenland.
Thomas Veigel, Fred Buchali, Axel Bindel, Felix Lang, Thomas Alpert, Paulin Mata, Andreas Botey, Markus Grözing, Sabine Seemann, Manfred Berroth
Entwurf eines elektronischen Entzerrers mit Maximum-Likelihood-Sequence-Estimation für Kanäle mit 43 Gbit/s serieller Eingangsdatenrate
U.R.S.I. Landesausschuss in der Bundesrepublik Deutschland e.V. Kleinheubacher Tagung 2007, 24. bis 27. September 2007, Miltenberg, Deutschland.

Ansprechpartner

Dipl.-Ing. Thomas Veigel