Forschung – Evaluation von schnellen A/D-Wandler Komponenten in 90 nm CMOS

Zur Zeit entsteht in der Hochgeschwindigkeits-Datenkommunikation ein wachsender Bedarf nach sehr schnellen Analog-Digital-Umsetzern mit relativ geringer Auflösung. Außerordentlich hohe Eingangssignalbandbreiten und Wandlerraten sind bei Empfängern für hochbitratige optische Übertragungssysteme erforderlich, um die durch Dispersion gestörten Empfangssignale mittels digitale Signalverarbeitung entzerren zu können. Bei optischen Weitverkehrs-Übertragungssysteme in der nächsten Generation wird die Bitrate eines einzelnen Kanals 40 Gbit/s betragen und für Metrosysteme nach dem Ethernet-Standard werden Bitraten bis zu 100 Gbit/s angestrebt. In diesen Systemen wird der Einsatz von aufwendigen digitalen Entzerrungsalgorithmen geplant. Für die häufig verwendete Minimierung der Fehlerquadratsumme einer geeigneten Anzahl von übertragenen Symbolen (Maximum-Likelihood-Detektion) erscheint eine Auflösung von 3 bit des Analog-Digital-Wandlers bereits aussichtsreich. Das Ziel der am INT geplanten Arbeiten ist es, höchste Wandlerraten von 40 bis 50 Gs/s in modernster CMOS-Fertigungstechnologie zu realisieren, wobei die Auflösung 3 bis 5 bit betragen soll. Die Einzelkomonenten Abtast-Halte-Glied, Komparator und Entscheider-Flip-Flop für solche A/D-Wandler wurden bereits im Rahmen einer Industriekooperation in 90 nm CMOS-Technologie umgesetzt und charakterisiert.